1、负责功能模块级方案设计及相关文档撰写；
2、负责功能模块级代码编写，TB仿真环境的搭建和测试激励的编写；
3、负责依据Lint/综合/形式化验证等报告，完成代码检查、确认及修改；
4、负责原型验证工程的维护与优化，完成时序收敛，生成烧写文件；
5、负责组织或直接执行原型验证用例，整理测试报告，参与故障定位；
6、参与分析FPGA运行报告，完成代码时序/面积/功耗优化，或给出优化建议；
7、参与配合中后端工程师完成ASIC代码的时序/面积/功耗优化。

1、大学本科及以上，电子信息工程、计算机科学、微电子、集成电路、通讯工程等相关专业；
2、了解Verilog编程语言， 了解代码时序/面积/功耗关系，可根据综合/STA等工具报告，进行代码的时序/面积/功耗优化；
3、熟悉时序约束方法，可编写简单的时序和物理约束；
4、熟悉nLint/Spyglass等规则检查工具，可读懂检查报告，独立完成代码优化修改；
5、熟悉Modelsim/VCS/IES等任意一种仿真工具，熟悉SV、SVA等高级验证语言，可独立搭建模块级仿真环境和编写激励。